高速数据发生器的系统时钟逻辑及程控电路设计

发布时间：2025-02-07 21:26

　　数据信号发生器可以产生非常复杂的数字激励信号,可为通信、雷达、导航、宇航等领域数字设备提供所需的可编程数据信号。 本文结合电子科技大学承担的项目“高速数据发生器”,围绕“系统时钟及程控电路设计”这一课题展开研究。阐述了频率合成的几种主要实现方法;分析了系统时钟逻辑设计的主要难点,提出了技术解决途径;并就系统时钟的硬件电路,软件设计进行了详细论述,同时对设计中遇到的高速电路板设计问题作了一定分析,并针对系统时钟设计的要求,采取了相应的措施和技术,有效地提高了硬件性能和抗干扰能力。最后对用可编程器件设计的系统程控电路进行了详细的论述。 本文的主要工作包括: 从频率合成的原理出发,介绍了用DDS结合PLL的方法来实现系统时钟逻辑设计的方案,并对具体电路设计中的DDS电路,PLL电路,滤波电路,比较电路及控制电路设计作了详细的论述。 基于IEEE488.1协议,介绍了用可编程器件设计的系统程控电路,并详细说明了接口电路中各模块的实现方法。

【文章页数】：64 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTACT
第一章 引言
    1.1 高速数据发生器的发展概况
    1.2 本课题的实现目标和本文工作
第二章 系统时钟逻辑设计
    2.1 频率合成的主要技术方法
    2.2 系统时钟逻辑电路的体系结构设计
    2.3 系统时钟的DDS电路设计
        2.3.1 DDS基本工作原理
        2.3.2 DDS的杂散分析
        2.3.3 AD9852的主要特性
        2.3.4 DDS部分的电路设计
    2.4 系统时钟的DDS+PLL电路设计
    2.5 系统时钟控制逻辑设计
        2.5.1 可编程器件的选用
        2.5.2 控制逻辑总体设计方案
        2.5.3 控制逻辑的分模块设计
        2.5.4 系统时钟的控制软件
    2.6 系统时钟电路的PCB板设计
        2.6.1 ECL电路的处理
        2.6.2 高速PCB板设计
第三章 高速数据发生器的GPIB接口的FPGA实现
    3.1 高速数据发生器GPIB接口功能概述
    3.2 高速数据发生器的GPIB接口的总体设计方法
    3.3 数据发生器的GPIB接口功能的状态机设计
    3.4 数据发生器GPIB接口的内部模块的设计
        3.4.1 读写寄存器的设计实现
        3.4.2 地址译码器的设计实现
        3.4.3 多线消息译码器的设计实现
第四章 电路调试
    4.1 系统时钟调试
    4.2 程控电路调试
第五章 结束语
参考文献
致谢
个人简历及研究成果



本文编号：4031325